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靳远－源程序
- 几个VHDL的源代码和和一个本人编写的5级流水线RISC CPU的代码-several VHDL source code, and in my preparation of a five pipelined RISC CPU code
VHDL_freerisc8
- 一个8位RiSC单片机的VHDL代码， 具有很好的参考价值。-an eight RiSC SCM VHDL code, is a good reference value.
alu
- 16位RISC CPU的ALU，使用VHDL编写
XiaYuWen_8_RISC_CPU
- 夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件，包括书中所测试的三个程序和相关数据，绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的，只有一个mcu的代码，但很多和书中的是不一样的，自己改了下下~`````大家多多支持啊~`我觉得书中也还是有些不尽如人意的地方，如clk_gen.v中clk2,clk4是没有用的，assign clk1=~clk再用clk1的negedge clk1来触发各个module也是不太好的，会使时序恶
soc-gr0040-010309
- xsoc vhdl verilog risc cpu soc implementation in very liitle cpld or fpga
lariviere2008uclinux
- xsoc vhdl verilog risc cpu soc implementation in very liitle cpld or fpga
MIPS_IP
- 经典的RISC 计算死体系MIPS 源码VHDL版-Classic RISC MIPS source computing system for VHDL version of death
RISC_CPU
- 利用VHDL实现risc cpu，IPcode 的risc cpu-Using VHDL implementation risc cpu, IPcode the risc cpu
cpu16
- 16位cpu设计vhdl源码。主要实现risc机器模型-16-bit cpu design code
cpu-design
- VHDL设计的一个可综合的精简指令集的CPU，加上外围模块，类似与51单片机，当然还缺少很多功能，只是雏形，供大家交流-VHDL design of an integrated RISC CPU, coupled with external modules, exhausted and 51 single-chip, of course, the lack of many features, but prototype for all to share
risc5x_latest.tar
- risc processor vhdl code and it is very useful
RISC8
- 设计一台 8 位的 RISC 模型机，要求具有以下验证程序所要求的功能： 求出 1 到任意一个整数 N 之间的所有偶数之和并输出显示，和为单字长。说明：N 从开 关输入，和从数码管输出，然后输出显示停止。--risc8 bit microprocessor vhdl source code. Processing functions: find an integer N between 1 and any odd sum. And output.
65905857-A-A
- vhdl code for risc processor-vhdl code for risc processor...........................
mrsic_test_bench
- its about risc processor in vhdl
vhdl2
- Vhdl dili kullanilmistir. kaynak turkcedir. risc mimarisi kullanilmistir
8Bit-CPU
- 8 Bit RISC CPU implementation in VHDL
ddca2e-hdl
- vhdl mips risc computer architecture-vhdl mips risc
CPU
- 运用vhdl硬件描述语言在quartus II开发环境下独立设计与实现了基于精简指令集的五级流水线CPU的设计与实现。该流水CPU包括：取指模块，译码模块，执行模块，访存模块，写回模块，寄存器组模块，控制相关检测模块，Forwarding模块。该CPU在TEC-CA实验平台上运行，并且通过Debugcontroller软件进行单步调试，实验表明，该流水线CPU消除了控制相关、数据相关和结构相关。-Using vhdl hardware descr iption language developm
CPU
- 我是2014级复旦的研究生。这是一个8位的CPU设计VHDL实现。本CPU基于RISC架构，实现了cpu的基本功能如：加减乘除运算，跳转等。此外，里面有一个17位的ROM区，是存储指令的。你可以写出一段17位的指令代码，并放入ROM区，该CPU即可自动运行出结果。压缩包里是源代码和我们当时的设计要求。本源代码的最后调试时在地址0 17是放入的斐波纳契数字(Fibonacci Numbers)指令。通过modelsim仿真即可看到结果。-I am a 2014 graduate of Fudan
f32c-master
- FPGArduino源码，f32c：VHDL的MIPS和RISC-V指令集实现(FPGArduino source code, f32c:VHDL MIPS and RISC-V instruction set implementation)